【玩轉(zhuǎn)多核異構(gòu)】T153核心板RISC-V核的實(shí)時(shí)性應(yīng)用解析

原創(chuàng) 2025-11-19 18:02:00 T153核心板 t153

在智能硬件功能持續(xù)升級(jí)的當(dāng)下，傳統(tǒng)單片機(jī)以及傳統(tǒng)的MPU都面臨著"力不從心"的困境——多網(wǎng)絡(luò)協(xié)同、多串口并發(fā)、多通道無(wú)線通信等復(fù)雜需求，以及文件管理、數(shù)據(jù)加密、人機(jī)交互、數(shù)據(jù)壓縮等增強(qiáng)功能，單核方案已難以全面承載。

在這樣的背景下，"管理核+實(shí)時(shí)核"的雙核異構(gòu)架構(gòu)的方案逐漸脫穎而出，成為破局關(guān)鍵。因此，選擇一款集成度高、通信效率優(yōu)、成本可控的多核異構(gòu)主控平臺(tái)，就成為破解當(dāng)前困局的更優(yōu)答案。

? FET153-S核心板

飛凌嵌入式FET153-S核心板基于全志T153處理器設(shè)計(jì)，面向工業(yè)與電力應(yīng)用。該處理器集成四核Cortex-A7與一顆獨(dú)立64位玄鐵E907 RISC-V MCU，具備豐富的接口資源與工業(yè)級(jí)可靠性，完美契合現(xiàn)代FTU對(duì)處理性能與實(shí)時(shí)性的雙重需求。

  • 四核Cortex-A7主處理器
  • 獨(dú)立64位玄鐵E907 RISC-V MCU
  • 10路UART、24路GPADC、6路TWI接口、30路PWM
  • 工業(yè)級(jí)可靠性設(shè)計(jì)
  • 面向工業(yè)與電力應(yīng)用場(chǎng)景優(yōu)化
FET153-S核心板架構(gòu)示意圖

? 01 實(shí)時(shí)方案: AP+MCU系統(tǒng)架構(gòu)

飛凌嵌入式T153核心板支持AP+MCU模式的實(shí)時(shí)方案。AP+MCU系統(tǒng)架構(gòu)為Linux+MCU RTOS/Bare-metal。運(yùn)行LinuxAP處理器核心作為主核（Master Core）；運(yùn)行RTOS/Bare-metal的MCU處理器核心作為從核（Remote Core）。主核負(fù)責(zé)整個(gè)多核異構(gòu)系統(tǒng)中共享資源的劃分和管理，并運(yùn)行主站服務(wù)程序。

AP+MCU系統(tǒng)架構(gòu)：Linux+RTOS/Bare-metal

? 02 RISC-V核的接口資源


注：上表中功能均已測(cè)試通過(guò)，可直接用于工業(yè)級(jí)應(yīng)用開(kāi)發(fā)。

? 應(yīng)用實(shí)例

? SPI數(shù)據(jù)收發(fā)

① 功能介紹

本案例為SPI外回環(huán)測(cè)試，即將SPI的MOSI和MISO兩個(gè)引腳短接進(jìn)行數(shù)據(jù)收發(fā)。

SPI外回環(huán)測(cè)試連接示意圖

② 效果展現(xiàn)

AD采樣芯片采用兩線制串行總線接口進(jìn)行數(shù)據(jù)傳輸，其標(biāo)稱典型通信速率可達(dá)20MHz級(jí)別。該兩線制串行總線在電氣特性和時(shí)序規(guī)范上與標(biāo)準(zhǔn)SPI接口高度契合，支持主從模式下的全雙工同步通信板載SPI控制器支持最高通信速率達(dá)50MHz，SPI硬件控制器能夠精確生成滿足AD芯片建立時(shí)間和保持時(shí)間要求的時(shí)鐘信號(hào)，確保數(shù)據(jù)傳輸?shù)目煽啃浴?

SPI數(shù)據(jù)傳輸實(shí)測(cè)效果

? 中斷嵌套

① 功能介紹

本案例采用兩個(gè)定時(shí)器進(jìn)行中斷嵌套測(cè)試。

雙定時(shí)器中斷嵌套測(cè)試架構(gòu)

② 效果展現(xiàn)

測(cè)試方法：配置兩個(gè)不同優(yōu)先級(jí)的定時(shí)器，低優(yōu)先級(jí)定時(shí)器（timer3）定時(shí)1s，回調(diào)中延遲900ms，以此達(dá)到延遲退出中斷的時(shí)間。高優(yōu)先級(jí)定時(shí)器（timer2）定時(shí)100ms，中斷回調(diào)中不加延時(shí)。

注意：在RISC-V核中，中斷優(yōu)先級(jí)為數(shù)字越大，優(yōu)先級(jí)越高。

測(cè)試現(xiàn)象：在低優(yōu)先級(jí)中斷中，被高優(yōu)先級(jí)的中斷打斷，并且執(zhí)行完高優(yōu)先級(jí)中斷后程序回到低優(yōu)先級(jí)中斷中繼續(xù)執(zhí)行。

中斷嵌套執(zhí)行時(shí)序?qū)崪y(cè)結(jié)果

? 核間通信RPMgs

① 標(biāo)準(zhǔn)框架

RPMsg是一種基于Virtio的消息總線，構(gòu)建于Virtio框架之上，用于實(shí)現(xiàn)處理器間的消息傳遞。每個(gè)RPMsg通道包含本地源地址和遠(yuǎn)程目標(biāo)地址，消息可在兩者之間傳輸。

Virtio提供了共享內(nèi)存管理與虛擬設(shè)備支持，其核心是成對(duì)的vring（環(huán)形緩沖區(qū)），分別用于發(fā)送和接收消息。這兩個(gè)vring共同構(gòu)成一個(gè)環(huán)形隊(duì)列，vring緩沖區(qū)即為處理器間的共享內(nèi)存區(qū)域。當(dāng)共享內(nèi)存中有新消息到達(dá)時(shí)，mailbox框架會(huì)通知相應(yīng)處理器進(jìn)行接收處理。

RPMsg標(biāo)準(zhǔn)框架結(jié)構(gòu)

② 通信流程

在RPMsg中，只有在主處理器發(fā)送第一條消息以后，雙核之間才可以進(jìn)行核間通信。當(dāng)創(chuàng)建debugfs節(jié)點(diǎn)后，主處理器在rpmsg_test_probe()函數(shù)中調(diào)用rpmsg_send()函數(shù)主動(dòng)向遠(yuǎn)端處理器發(fā)送第一條信息。
  1. 在DSP端調(diào)用rpmsg_test_init()接口，并創(chuàng)建rpmsg端點(diǎn)
  2. 在主處理器的debugfs節(jié)點(diǎn)的write函數(shù)中先從用戶層得到要傳輸?shù)臄?shù)據(jù)，并調(diào)用rpmsg_send()函數(shù)發(fā)送至DSP
  3. DSP在接收到數(shù)據(jù)之后，調(diào)用callback函數(shù)，將接收到數(shù)據(jù)顯示出來(lái)
  4. DS中調(diào)用rpmsg_test_send()接口（內(nèi)部真實(shí)調(diào)用rpmsg_send()函數(shù)），發(fā)送數(shù)據(jù)至主處理器
  5. 在主處理器接收到數(shù)據(jù)之后，callback回調(diào)會(huì)調(diào)用rpmsg_test_cb()函數(shù)，將接收到的數(shù)據(jù)顯示出來(lái)，完成 CPUX→DSP、DSP→CPUX通信的完整回路
RPMsg每次發(fā)送的最大數(shù)據(jù)長(zhǎng)度為512Bytes，由于RPMsg還帶有16Bytes的數(shù)據(jù)頭，因此一次性傳輸?shù)淖畲髷?shù)據(jù)量為496Bytes。
RPMsg完整通信流程

③ 通信優(yōu)化

● 普通傳輸：乒乓示例

基礎(chǔ)的雙核數(shù)據(jù)交互模式，適用于小數(shù)據(jù)量、低頻次通信場(chǎng)景。

乒乓傳輸模式示意圖
● 大數(shù)據(jù)傳輸優(yōu)化

在實(shí)際應(yīng)用中，原始RPMsg框架在通信傳輸方面存在一定的局限性，主要表現(xiàn)為單次數(shù)據(jù)負(fù)載上限較低，默認(rèn)僅為496字節(jié)。以傳輸1MB數(shù)據(jù)為例，需拆分為約2114次發(fā)送操作方可完成。
每次數(shù)據(jù)傳輸需觸發(fā)兩次中斷，累計(jì)中斷次數(shù)高達(dá)4228次，頻繁的中斷處理引入了顯著的性能開(kāi)銷。同時(shí)，實(shí)測(cè)單次傳輸496字節(jié)耗時(shí)約1.05毫秒。
綜合上述因素，完成1MB數(shù)據(jù)的傳輸總耗時(shí)約為2.2秒，該傳輸效率在當(dāng)前應(yīng)用場(chǎng)景下難以滿足用戶對(duì)實(shí)時(shí)性與吞吐量的要求。

性能瓶頸：4228次中斷 + 2.2秒傳輸時(shí)間

全志科技在RPMsg基礎(chǔ)上增加了RPBuf大數(shù)據(jù)傳輸框架，顯著提升傳輸效率。

RPBuf大數(shù)據(jù)傳輸框架架構(gòu)

★ 技術(shù)總結(jié)

飛凌嵌入式153核心板憑借其異構(gòu)多核架構(gòu)展現(xiàn)出了卓越的通信性能，能夠?yàn)橹T多應(yīng)用提供高效可靠的核心支撐，特別適用于對(duì)實(shí)時(shí)性和穩(wěn)定性要求極高的智能應(yīng)用場(chǎng)景。

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    全志 T153 是面向工業(yè)領(lǐng)域的高性能處理器，基于全志 T153 開(kāi)發(fā)的 T153 核心板，采用 4 核 Cortex-A7+64 位 RISC-V 異構(gòu)架構(gòu)，主頻達(dá) 1.6GHz（A7）+600MHz（RISC-V），兼顧高效數(shù)據(jù)處理與實(shí)時(shí)控制需求。原生支持 3 路 GMAC 千兆以太網(wǎng)、2 路 CAN-FD、LocalBus 并行總線，接口資源豐富，cpu引腳全引出，適配多設(shè)備連接。核心板采用 100% 國(guó)產(chǎn)工業(yè)級(jí)元器件，-40℃~85℃寬溫穩(wěn)定運(yùn)行，支持國(guó)密算法與安全啟動(dòng)，滿足電力、工業(yè)控制、新能源、醫(yī)療等場(chǎng)景需求，且提供 10-15 年供貨保障，助力用戶產(chǎn)品快速落地。
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